Digital system test and testable design : using HDL models and architectures /

Digital system test and testable design : using HDL models and architectures /

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Bibliographic Details
Author / Creator:Navabi, Zainalabedin.
Imprint:New York : Springer, c2011.
Description:1 online resource (xxiii, 435 p.) : ill.
Language:English
Subject:
Digital integrated circuits -- Testing.
Digital integrated circuits -- Design and construction.
Verilog (Computer hardware description language)
Digital integrated circuits -- Design and construction.
Digital integrated circuits -- Testing.
Verilog (Computer hardware description language)
Format: E-Resource Book
URL for this record:http://pi.lib.uchicago.edu/1001/cat/bib/8896858
Hidden Bibliographic Details
ISBN:9781441975485 (electronic bk.)
1441975489 (electronic bk.)
Notes:Includes bibliographical references and index.
Description based on print version record.

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504 |a Includes bibliographical references and index. 
588 |a Description based on print version record. 
505 0 0 |a Note continued:  |g 2.8.3.  |t Simple Sequential Testbench --  |g 2.8.4.  |t Limiting Data Sets --  |g 2.8.5.  |t Synchronized Data and Response Handling --  |g 2.8.6.  |t Random Time Intervals --  |g 2.8.7.  |t Text IO --  |g 2.8.8.  |t Simulation Code Coverage --  |g 2.9.  |t PLI Basics --  |g 2.9.1.  |t Access Routines --  |g 2.9.2.  |t Steps for HDL/PLI Implementation --  |g 2.9.3.  |t Fault Injection in the HDL/PLI Environment --  |g 2.10.  |t Summary --  |t References --  |g 3.  |t Fault and Defect Modeling --  |g 3.1.  |t Fault Modeling --  |g 3.1.1.  |t Fault Abstraction --  |g 3.1.2.  |t Functional Faults --  |g 3.1.3.  |t Structural Faults --  |g 3.2.  |t Structural Gate Level Faults --  |g 3.2.1.  |t Recognizing Faults --  |g 3.2.2.  |t Stuck-Open Faults --  |g 3.2.3.  |t Stuck-at-0 Faults --  |g 3.2.4.  |t Stuck-at-1 Faults --  |g 3.2.5.  |t Bridging Faults --  |g 3.2.6.  |t State-Dependent Faults --  |g 3.2.7.  |t Multiple Faults --  |g 3.2.8.  |t Single Stuck-at Structural Faults --  |g 3.2.9.  |t Detecting Single Stuck-at Faults --  |g 3.3.  |t Issues Related to Gate Level Faults --  |g 3.3.1.  |t Deteeting Bridging Faults --  |g 3.3.2.  |t Undetectable Faults --  |g 3.3.3.  |t Redundant Faults --  |g 3.4.  |t Fault Collapsing --  |g 3.4.1.  |t Indistinguishable Faults --  |g 3.4.2.  |t Equivalent Single Stuck-al Faults --  |g 3.4.3.  |t Gate-Oriented Fault Collapsing --  |g 3.4.4.  |t Line-Oriented Fault Collapsing --  |g 3.4.5.  |t Problem with Reconvergenl Fanouts --  |g 3.4.6.  |t Dominance Fault Collapsing --  |g 3.5.  |t Fault Collapsing in Verilog --  |g 3.5.1.  |t Verilog Testbench for Fault Collapsing --  |g 3.5.2.  |t PLI Implementation of Fault Collapsing --  |g 3.6.  |t Summary --  |t References --  |g 4.  |t Fault Simulation Applications and Methods --  |g 4.1.  |t Fault Simulation --  |g 4.1.1.  |t Gate-Level Fault Simulation --  |g 4.1.2.  |t Fault Simulation Requirements --  |g 4.1.3.  |t HDL Environment --  |g 4.1.4.  |t Sequential Circuit Fault Simulation --  |g 4.1.5.  |t Fault Dropping --  |g 4.1.6.  |t Related Terminologies --  |g 4.2.  |t Fault Simulation Applications --  |g 4.2.1.  |t Fault Coverage --  |g 4.2.2.  |t Fault Simulation in Test Generation -- 
505 0 0 |a Note continued:  |g 4.2.3.  |t Fault Dictionary Creation --  |g 4.3.  |t Fault Simulation Technologies --  |g 4.3.1.  |t Serial Fault Simulation --  |g 4.3.2.  |t Parallel Fault Simulation --  |g 4.3.3.  |t Concurrent Fault Simulation --  |g 4.3.4.  |t Deductive Fault Simulation --  |g 4.3.5.  |t Comparison of Deductive Fault Simulation --  |g 4.3.6.  |t Critical Path Tracing Fault Simulation --  |g 4.3.7.  |t Differential Fault Simulation --  |g 4.4.  |t Summary --  |t References --  |g 5.  |t Test Pattern Generation Methods and Algorithms --  |g 5.1.  |t Test Generation Basics --  |g 5.1.1.  |t Boolean Difference --  |g 5.1.2.  |t Test Generation Process --  |g 5.1.3.  |t Fault and Tests --  |g 5.1.4.  |t Terminologies and Definitions --  |g 5.2.  |t Controllability and Observability --  |g 5.2.1.  |t Controllability --  |g 5.2.2.  |t Observability --  |g 5.2.3.  |t Probability-Based Controllability and Observability --  |g 5.2.4.  |t SCOAP Controllability and Observability --  |g 5.2.5.  |t Distances Based --  |g 5.3.  |t Random Test Generation --  |g 5.3.1.  |t Limiting Number of Random Tests --  |g 5.3.2.  |t Combinational Circuit RTG --  |g 5.3.3.  |t Sequential Circuit RTG --  |g 5.4.  |t Summary --  |t References --  |g 6.  |t Deterministic Test Generation Algorithms --  |g 6.1.  |t Deterministic Test Generation Methods --  |g 6.1.1.  |t Two-Phase Test Generation --  |g 6.1.2.  |t Fault-Oriented TG Basics --  |g 6.1.3.  |t D-Algorithm --  |g 6.1.4.  |t PODEM (Path-Oriented Test Generation) --  |g 6.1.5.  |t Other Deterministic Fault-Oriented TG Methods --  |g 6.1.6.  |t Fault-Independent Test Generation --  |g 6.2.  |t Sequential Circuit Test Generation --  |g 6.3.  |t Test Data Compaction --  |g 6.3.1.  |t Forms of Test Compaction --  |g 6.3.2.  |t Test Compatibility --  |g 6.3.3.  |t Static Compaction --  |g 6.3.4.  |t Dynamic Compaction --  |g 6.4.  |t Summary --  |t References --  |g 7.  |t Design for Test by Means of Scan --  |g 7.1.  |t Making Circuits Testable --  |g 7.1.1.  |t Tradeoffs --  |g 7.1.2.  |t Testing Sequential Circuits --  |g 7.1.3.  |t Testability of Combinational Circuits --  |g 7.2.  |t Testability Insertion --  |g 7.2.1.  |t Improving Observability -- 
505 0 0 |a Note continued:  |g 7.2.2.  |t Improving Controllability --  |g 7.2.3.  |t Sharing Observability Pins --  |g 7.2.4.  |t Sharing Control Pins --  |g 7.2.5.  |t Reducing Select Inputs --  |g 7.2.6.  |t Simultaneous Control and Observation --  |g 7.3.  |t Full Scan DFTTechnique --  |g 7.3.1.  |t Full Scan Insertion --  |g 7.3.2.  |t Flip-Flop Structures --  |g 7.3.3.  |t Full Scan Design and Test --  |g 7.4.  |t Scan Architectures --  |g 7.4.1.  |t Full Scan Design --  |g 7.4.2.  |t Shadow Register DFT --  |g 7.4.3.  |t Partial Scan Methods --  |g 7.4.4.  |t Multiple Scan Design --  |g 7.4.5.  |t Other Scan Designs --  |g 7.5.  |t RT Level Scan Design --  |g 7.5.1.  |t RTL Design Full Scan --  |g 7.5.2.  |t RTL Design Multiple Scan --  |g 7.5.3.  |t Scan Designs for RTL --  |g 7.6.  |t Summary --  |t References --  |g 8.  |t Standard IEEE Test Access Methods --  |g 8.1.  |t Boundary Scan Basics --  |g 8.2.  |t Boundary Scan Architecture --  |g 8.2.1.  |t Test Access Port --  |g 8.2.2.  |t Boundary Scan Registers --  |g 8.2.3.  |t TAP Controller --  |g 8.2.4.  |t Decoder Unit --  |g 8.2.5.  |t Select and Other Units --  |g 8.3.  |t Boundary Scan Test Instructions --  |g 8.3.1.  |t Mandatory Instructions --  |g 8.4.  |t Board Level Scan Chain Structure --  |g 8.4.1.  |t One Serial Scan Chain --  |g 8.4.2.  |t Multiple-Scan Chain with One Control Test Port --  |g 8.4.3.  |t Multiple-Scan Chains with One TDI, TDO but Multiple TMS --  |g 8.4.4.  |t Multiple-Scan Chain, Multiple Access Port --  |g 8.5.  |t RT Level Boundary Scan --  |g 8.5.1.  |t Inserting Boundary Scan Test Hardware for CUT --  |g 8.5.2.  |t Two Module Test Case --  |g 8.5.3.  |t Virtual Boundary Scan Tester --  |g 8.6.  |t Boundary Scan Description Language --  |g 8.7.  |t Summary --  |t References --  |g 9.  |t Logic Built-in Self-test --  |g 9.1.  |t BIST Basics --  |g 9.1.1.  |t Memory-based BIST --  |g 9.1.2.  |t BIST Effectiveness --  |g 9.1.3.  |t BISTTypes --  |g 9.1.4.  |t Designing a BIST --  |g 9.2.  |t Test Pattern Generation --  |g 9.2.1.  |t Engaging TPGs --  |g 9.2.2.  |t Exhaustive Counters --  |g 9.2.3.  |t Ring Counters --  |g 9.2.4.  |t Twisted Ring Counter --  |g 9.2.5.  |t Linear Feedback Shift Register -- 
505 0 0 |a Note continued:  |g 9.3.  |t Output Response Analysis --  |g 9.3.1.  |t Engaging ORAs --  |g 9.3.2.  |t One's Counter --  |g 9.3.3.  |t Transition Counter --  |g 9.3.4.  |t Parity Checking --  |g 9.3.5.  |t Serial LFSRs (SISR) --  |g 9.3.6.  |t Parallel Signature Analysis --  |g 9.4.  |t BIST Architectures --  |g 9.4.1.  |t BTST-related Terminologies --  |g 9.4.2.  |t Centralized and Separate Board-level BIST Architecture (CSBL) --  |g 9.4.3.  |t Built-in Evaluation and Self-test (BEST) --  |g 9.4.4.  |t Random Test Socket (RTS) --  |g 9.4.5.  |t LSSD On-chip Self Test --  |g 9.4.6.  |t Self-testing Using MTSR and SRSG --  |g 9.4.7.  |t Concurrent BIST --  |g 9.4.8.  |t BILBO --  |g 9.4.9.  |t Enhancing Coverage --  |g 9.5.  |t RT Level BIST Design --  |g 9.5.1.  |t CUT Design, Simulation, and Synthesis --  |g 9.5.2.  |t RTS BIST Insertion --  |g 9.5.3.  |t Configuring the RTS BIST --  |g 9.5.4.  |t Incorporating Configurations in BIST --  |g 9.5.5.  |t Design of STUMPS --  |g 9.5.6.  |t RTS and STUMPS Results --  |g 9.6.  |t Summary --  |t References --  |g 10.  |t Test Compression --  |g 10.1.  |t Test Data Compression --  |g 10.2.  |t Compression Methods --  |g 10.2.1.  |t Code-based Schemes --  |g 10.2.2.  |t Scan-based Schemes --  |g 10.3.  |t Decompression Methods --  |g 10.3.1.  |t Decompression Unit Architecture --  |g 10.3.2.  |t Cyclical Scan Chain --  |g 10.3.3.  |t Code-based Decompression --  |g 10.3.4.  |t Scan-based Decompression --  |g 10.4.  |t Summary --  |t References --  |g 11.  |t Memory Testing by Means of Memory BIST --  |g 11.1.  |t Memory Testing --  |g 11.2.  |t Memory Structure --  |g 11.3.  |t Memory Fault Model --  |g 11.3.1.  |t Stuck-At Faults --  |g 11.3.2.  |t Transition Faults --  |g 11.3.3.  |t Coupling Faults --  |g 11.3.4.  |t Bridging and State CFs --  |g 11.4.  |t Functional Test Procedures --  |g 11.4.1.  |t March Test Algorithms --  |g 11.4.2.  |t March C-Algorithm --  |g 11.4.3.  |t MATS+Algorithm --  |g 11.4.4.  |t Other March Tests --  |g 11.5.  |t MBIST Methods --  |g 11.5.1.  |t Simple March MBIST --  |g 11.5.2.  |t March C- MBIST --  |g 11.5.3.  |t Disturb MBIST --  |g 11.6.  |t Summary --  |t References. 
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